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236
XMEGA A [MANUAL]
8077I–AVR–11/2012
Figure 21-4. UCPHA and INVEN data transfer timing diagrams.
21.4
Frame Formats
Data transfer is frame based, where a serial frame consists of one character of data bits with synchronization bits (start
and stop bits) and an optional parity bit for error checking. Note that this does not apply to master SPI operation (See
“SPI Frame Formats” on page 237). The USART accepts all combinations of the following as valid frame formats:
1 start bit
5, 6, 7, 8, or 9 data bits
no, even, or odd parity bit
1 or 2 stop bits
A frame starts with the start bit, followed by all the data bits (least-significant bit first and most-significant bit last). If
enabled, the parity bit is inserted after the data bits, before the first stop bit. One frame can be directly followed by a start
bit and a new frame, or the communication line can return to the idle (high) state. Figure 21-5 on page 236 illustrates the
possible combinations of frame formats. Bits inside brackets are optional.
Figure 21-5. Frame formats.
21.4.1 Parity Bit Calculation
Even or odd parity can be selected for error checking. If even parity is selected, the parity bit is set to one if the number of
logical one data bits is odd (making the total number of ones even). If odd parity is selected, the parity bit is set to one if
the number of logical one data bits is even (making the total number of ones odd).
XCK
Data setup (TXD)
Data sample (RXD)
XCK
Data setup (TXD)
Data sample (RXD)
XCK
Data setup (TXD)
Data sample (RXD)
XCK
Data setup (TXD)
Data sample (RXD)
UCPOL=0
UCPOL=1
UCPHA=0
UCPHA=1
St
:
Start bit, always low.
(n)
:
Data bits (0 to 8).
P
:
Parity bit, may be odd or even.
Sp
:
Stop bit, always high.
IDLE
:
No transfers on the communication line (RxD or TxD). The IDLE state is always high.
1
0
2
3
4
[5]
[6]
[7]
[8]
[P]
St
Sp1 [Sp2] (St / IDLE)
(IDLE)
FRAME
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